verilog設(shè)計(jì)
hgxl112創(chuàng)建于2011-06-30
最后編輯: 2011-06-30 13:07
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verilog設(shè)計(jì) 數(shù)字邏輯電路設(shè)計(jì)
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verilog HDL基礎(chǔ)語(yǔ)法入門課件
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本文是安徽省創(chuàng)睿軟件有限公司編寫的HDL基礎(chǔ)語(yǔ)法入門課件,主要介紹HDL語(yǔ)言和仿真工具;verilog HDL語(yǔ)法應(yīng)用等。
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書香漫屋
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2011-01-18
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Verilog 教程
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該課件是根據(jù)北京航空航天大學(xué)夏宇聞版verilog編寫,詳細(xì)就說(shuō)了verilog編程的方法。我的豆單http://www.docin.com/d-11181.html&forward=2歡迎大家前來(lái)瀏覽
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作者:
天使的赤坂
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2011-06-14
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Verilog Testbench設(shè)計(jì)技巧和策略
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Verilog Testbench設(shè)計(jì)技巧和策略,論文結(jié)合一個(gè)ATM測(cè)試平臺(tái)的Testbench設(shè)計(jì),探討了設(shè)計(jì)和使用BFM的一些有用的方法。
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