Verilog 學(xué)習(xí)

fighthc創(chuàng)建于2013-04-22 最后編輯: 2013-04-22 16:26 2,963閱讀

學(xué)習(xí)Verilog HDL的資料，希望對大家有用

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pdf verilog HDL基礎(chǔ)語法入門課件

本文是安徽省創(chuàng)睿軟件有限公司編寫的HDL基礎(chǔ)語法入門課件，主要介紹HDL語言和仿真工具；verilog HDL語法應(yīng)用等。

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ppt Verilog HDL使用簡介

什么是Verilog HDL?
Verilog HDL vs. VHDL
Verilog HDL語法
設(shè)計描述層次
設(shè)計的測試與驗(yàn)證
可綜合的設(shè)計
有限狀態(tài)機(jī)（FSM)
一個除法器的設(shè)計實(shí)例
常用..

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ppt Verilog HDL硬件描述語言

Verilog HDL是目前應(yīng)用最為廣泛的硬件描述語言,適合算法級,寄存器級,邏輯級,門級和版圖級等各個層次的設(shè)計和描述。設(shè)計人員通過計算機(jī)對HDL語言進(jìn)行邏輯仿真和邏輯綜合..

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標(biāo)題：
介紹：	學(xué)習(xí)Verilog HDL的資料，希望對大家有用
分類：	通信/電子 >電子設(shè)計修改豆單分類
標(biāo)簽：	最多10項(xiàng)，之間用“,”或“ ”分割

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